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LattePanda MU载板设计指南

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LattePanda MU载板设计指南

LattePanda Mu 载板设计指南系列｜前言

我们刚刚发布了 第一节：前言与基础指南，帮你快速了解 Mu 计算模块、引脚布局、HSIO 多路复用以及高速 PCB 设计要点。

前言

本指南旨在为硬件工程师提供关键的设计规则和建议，帮助你更高效地动手设计。

注意：只适用于搭载 Intel N100 或 N305 处理器 的 LattePanda Mu 计算模块。

引脚说明

LattePanda Mu 的边缘连接器密度高、功能多，我们把详细引脚介绍放在了单独文档里。
开始设计前，记得先看引脚文档哦！

HSIO 多路复用

Mu 的高速 I/O 通道很灵活，但配置要注意：

HSIO 功能（USB 3.2 / PCIe / SATA）是由 BIOS 固件固定定义的，不能通过 BIOS 设置菜单动态调整。
如果需要特殊 HSIO 或 PCIe 分线配置，可能需要定制 BIOS 固件。
建议在画原理图时严格参考本指南的 HSIO 章节，并对照已发布的 BIOS 固件版本，确保设计可用。点此查看

PCB 设计要点

参考设计：推荐结合开源 DFR1142 Lite 载板原理图与 PCB 一起参考。
高速信号注意事项：HDMI 2.1、USB 3.2、PCIe 都是高速信号，信号完整性很重要。
PCB 层数：建议至少 4 层。
质量控制：阻抗控制到位，地平面要连续稳固。

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LattePanda Mu 载板设计指南系列｜边缘连接器

这一节我们聚焦 边缘连接器，教你如何正确选择和安装 DDR4 SODIMM 插槽，让 Mu 模块与载板完美契合。

LattePanda Mu x86 计算模块采用 260 针边缘连接器，在物理上兼容标准笔记本 DDR4 SODIMM 内存插槽。

引脚说明

由于 LattePanda Mu 计算模块具有高密度边缘连接器和多功能引脚定义，我们将详细引脚说明整理到 LattePanda Mu 引脚文档 中。

机械规格

顶部 PCB 表面到处理器凸台表面垂直距离：1.55mm
顶部 PCB 最大组件高度：3mm
底部 PCB 最大组件高度：2mm

插槽选择指南

虽然 Mu 模块兼容标准 DDR4 插槽，但为了确保机械和电气匹配，需要严格遵守以下规则：

关键规则

针脚数量：必须使用 260 针 DDR4 SODIMM 插槽
方向：必须使用标准（STD）类型插槽，不可使用反向（RVS）类型插槽

高度要求：插槽高度应 ≥ 5.2mm（模块下方 PCB 区域无元件）

由于计算模块背面有固定螺丝和被动元件，插槽需提供足够底部间隙
推荐零件

可焊支撑柱选择

将 LattePanda Mu 插入 SODIMM 插槽后，必须使用螺丝和垫片将其固定到载板上。载板上的垫片高度必须与 SODIMM 插槽高度相匹配，以确保计算模块平整安装

推荐公差：±0.1mm

支撑柱高度：从 PCB 表面到支撑柱顶部的距离

在 DFR1142 Lite 载板 上，DDR4 插槽高度为 8.0mm，因此支撑柱高度为 5.5mm，固定螺丝直径为 2mm。

LattePanda Mu 载板设计指南系列｜电源

本节聚焦电源，包括电压范围、引脚连接以及功率余量规划，确保你的载板在各种应用场景下都能稳定运行。

LattePanda Mu x86 计算模块采用宽电压输入设计。为确保系统稳定运行，请严格遵循以下电源设计规范。

电压要求

在不使用 eDP 显示屏的情况下，为获得最佳兼容性和安全性，强烈建议将输入电压保持在 9V–20V 之间。

使用 eDP 显示屏时，最大供电电压将受 eDP 屏本身限制。

在 LattePanda Mu 计算模块的硬件设计中，eDP 显示屏转换器的电源直接连接到系统主电源轨，中间没有任何降压电路。

因此，如果你的设计中包含连接到 LattePanda Mu 的 eDP 显示屏，整个系统允许的最大输入电压将由 eDP 显示屏转换器的最大输入电压决定。

连接指南

引脚定义

由于 GND 引脚数量较多，此处不逐一列出，请参考 LattePanda Mu 引脚文档。

引脚连接方式

为降低阻抗并支持大电流：

所有 VIN 引脚必须全部连接到正电源轨
所有 GND 引脚必须全部连接到负电源轨（地）

功率预算

电源设计必须预留足够的功率余量。在不包含载板外设功耗（如高功率 USB 设备、PCIe 扩展卡等）的情况下，使用默认 BIOS 固件时，计算模块本身的最低功耗需求为：

LattePanda Mu（Intel N100）：> 10W
LattePanda Mu（Intel N305）：> 15W

以上数值为最低要求，可能会对性能产生影响。
建议至少预留 50% 的功率余量，以保证系统稳定运行。

LattePanda Mu 载板设计指南系列｜Dual BIOS

本节聚焦 Dual BIOS 机制，介绍如何通过 BIOS_SEL 引脚在模块内置 Flash 与载板外部 Flash 之间切换启动源，从而实现更灵活的 BIOS 定制与调试。

LattePanda Mu 支持 双 BIOS 启动模式，可通过 BIOS_SEL 引脚的逻辑电平 选择启动源（计算模块内置 Flash 或载板上的外部 Flash）。

当 BIOS_SEL 引脚被拉低 时，LattePanda Mu 计算模块将绕过内部 Flash 芯片，从载板上的 SPI Flash 芯片启动。

该特性允许你将 定制 BIOS 固件 直接烧录到载板的 Flash 芯片中，而无需修改计算模块本身的 BIOS。

设计指南

引脚定义

启动源选择配置

BIOS_SEL 引脚内部集成 100K 上拉电阻。如果不需要使用载板 BIOS，该引脚可 悬空（NC），系统将默认从计算模块内置 Flash 启动。

器件选型

上电时序

禁止在计算模块启动后再给 Flash 芯片供电。
计算模块会在上电后不久尝试读取 Flash 数据。如果此时 Flash 芯片未上电，读取将失败，系统无法启动。

启动选择电路

利用 BIOS_SEL 引脚内部的上拉电阻，可简化载板设计：

不使用外部 BIOS：BIOS_SEL 悬空（NC）
使用外部 BIOS：使用 2 针跳帽或开关

连接方式：

Pin 1 → BIOS_SEL
Pin 2 → GND

状态说明：

短接（跳帽/开关 ON） → BIOS_SEL 低电平 → 从载板 Flash 启动
断开（跳帽/开关 OFF） → BIOS_SEL 高电平 → 从模块内置 Flash 启动

载板上 无需额外添加 BIOS_SEL 的上拉电阻。

串联电阻

Intel 参考设计建议在 SPI 信号线上加入串联电阻（CLK、IO0~IO3）：

阻值：15Ω
位置：串联放置于信号线上，靠近 Flash 芯片

布局指南

LattePanda Mu 载板设计指南系列｜电源控制与电源状态

本节聚焦电源控制与电源状态，介绍 LattePanda Mu 的电源状态指示与电源/复位控制信号，帮助你正确实现系统上电、关机、休眠状态管理及外设联动控制。

状态指示

LattePanda Mu x86 计算模块提供 PSON 和 SLP_S4 两个状态输出引脚，用于指示当前系统的电源状态（如 S0、S3 等）。这些引脚可用于控制载板外设的电源使能信号，或驱动状态指示 LED。

引脚定义

由于 PSON 和 SLP_S4 引脚的驱动能力有限，如需驱动 LED 指示灯，必须使用外部 NMOS 管进行驱动。

状态逻辑表

电源控制

LattePanda Mu x86 计算模块提供 电源键和复位键信号，其工作方式与标准笔记本或台式机完全一致。

引脚定义

PWR_SW#

连接物理电源按键，低电平有效

建议低电平脉冲时间 ≥ 125ms，以确保可靠识别

持续拉低 超过 4 秒 将触发强制关机

RST_SW#

连接物理硬复位按键，低电平有效
建议低电平脉冲时间 ≥ 16ms，以确保复位成功

ESD 保护

由于按键经常被人触摸，容易受到静电放电（ESD）影响，强烈建议在按键电路中增加 ESD 保护二极管。

反向工作电压：5V

常见问题

LattePanda Mu 载板设计指南系列｜USB 2.0

本节聚焦 USB 2.0 接口设计，介绍 LattePanda Mu 提供的多路 USB 2.0 通道配置、引脚定义及布线与 ESD 设计要点，帮助你实现稳定可靠的 USB 外设连接。

LattePanda Mu 最多提供 8 路独立的 USB 2.0 通道。

每一路均支持 高速模式（480 Mbps），并向下兼容全速（12 Mbps） 和 低速（1.5 Mbps）。
所有 USB 端口 仅支持 Host 模式，不支持 USB OTG。

设计指南

引脚定义

USB2_P6 使用限制

默认 BIOS 中，USB2_P6 被专门配置为 USB Type-C 端口使用。因此，在默认 BIOS 条件下，USB2_P6 不能直接作为标准 Type-A USB 2.0 端口使用。

如需将 USB2_P6 用作普通 Type-A USB 2.0 端口，必须使用定制 BIOS 固件。

极性检查

USB 2.0 控制器 不支持差分对极性自动反转。

设计时必须严格保证计算模块与 USB 设备之间的一一对应连接。
禁止交换 D+ 与 D-，极性接反将导致通信失败。

不使用 AC 耦合

禁止在 USB 2.0 差分线上串联 AC 耦合电容。USB 2.0 信号必须直连。

ESD 保护

由于 USB 接口经常进行热插拔，极易受到静电放电（ESD）影响，强烈建议在数据线上添加 ESD 保护二极管。

推荐参数：

结电容：< 3 pF
反向工作电压：≥ 5V（推荐 5.5V）

布局指南

LattePanda Mu 载板设计指南系列｜USB 3.2 Gen 2

本节介绍 USB 3.2 Gen 2 接口设计，重点说明 HSIO 通道复用规则、BIOS 配置限制以及 10Gbps 高速信号在 AC 耦合、ESD 防护与布线上的关键设计要点。

LattePanda Mu x86 计算模块通过 HSIO（High Speed I/O）通道最多可引出 4 条 USB 3.2 Gen 2 通道，最高支持 10Gbps 的全双工传输速率，并向下兼容 USB 3.0（5Gbps）。

通道配置

USB 3.2 信号仅能从 HSIO0 ~ HSIO3 通道中复用。

默认 BIOS 配置中：HSIO 0 和 HSIO 1 已启用为 USB 3.2 通道。

注意

HSIO 通道属于复用资源。一旦某条 HSIO 通道被配置为 USB 3.2，则不能再用于 PCIe。
任何 HSIO 配置变更都需要 定制 BIOS 固件。
不支持通过 BIOS 菜单进行动态切换。例如：若需将 HSIO 2 或 HSIO 3 配置为 USB 3.2，必须刷入对应的专用 BIOS 固件。
更多信息请参考 HSIO 复用章节。

设计指南

引脚定义

AC 耦合

注意

在 LattePanda Mu 计算模块上，HSIO 信号线未集成 AC 耦合电容。
USB 3.2 链路必须进行 AC 耦合。

设计要求

SSTX（发送端）必须串联 0.1µF（100nF） 电容，推荐使用 0402 或更小封装，以降低寄生效应
SSRX（接收端）无需外加电容（已集成在设备端）

极性检查

Intel 的参考设计文档未明确确认 USB 3.2 差分对是否支持极性反转。因此，载板设计中应严格保持差分对极性一致（如上图所示）。

配对要求

标准 USB 3.2 Type-A 接口由两部分组成：

超高速信号：来自 HSIO 的 USB 3.2 通道 (SSTX / SSRX)
高速信号 ：USB 2.0 通道（D+ / D-）

配对规则

任意一条 USB 3.2 通道可与 任意 USB 2.0 通道配对，（USB2_P6 除外），USB 3.2 与 USB 2.0 之间不存在固定的硬件绑定关系

USB2_P6 限制说明

如 USB 2.0 章节所述：USB2_P6 默认保留用于 USB Type-C 接口，在未修改 BIOS 的情况下，不能作为 USB 3.2 接口的 USB 2.0 配对通道使用

ESD 防护

USB 接口频繁热插拔，极易受到静电放电（ESD）影响；同时 USB 3.2 的 10Gbps 高速信号对寄生电容极为敏感。

因此，必须使用超低电容 ESD 保护二极管。

推荐规格

结电容：< 0.18 pF
反向工作电压：3.3V

布线指南

间距与串扰

走线类型：微带差分对
推荐差分对间距：≥ 5W（W 为单根线宽）

为保证 USB 3.2（10Gbps）信号完整性，必须保持 至少 5W 的间距，以有效降低串扰。

建议的一般间距：高速 SSTX/SSRX 对与其他信号（USB 2.0 D+/D-、电源）之间保持至少 5W 的间距

LattePanda Mu 载板设计指南系列｜ HDMI 2.1

本节介绍 LattePanda Mu x86 计算模块在 HDMI 2.1（TMDS 模式）下的接口能力与硬件设计要求，涵盖接口配置、原理图与 PCB 设计要点，确保 4K@60Hz 显示的信号完整性与兼容性。

LattePanda Mu x86 计算模块可通过 DDIB、TCP0 和 TCP1 接口最多派生 3 路 HDMI 输出，最高支持 4K home.php?mod=space&uid=886163 60Hz。

接口配置

HDMI 信号（工作在 TMDS 模式）只能从 DDIB、TCP0 或 TCP1 配置。
默认 BIOS 启用 DDIB 和 TCP0 作为 HDMI 输出。
若需将 TCP1 配置为 HDMI（TMDS 模式），必须刷入特定 BIOS 固件，且不支持在 BIOS 菜单中动态切换。

注意
受处理器限制，系统最多同时支持三路显示。

设计指南

引脚定义

AC 耦合与下拉偏置

注意
LattePanda Mu 的 DDIB、TCP0、TCP1 信号线上 未内置 AC 耦合电容。

英特尔的参考设计需要特定的交流耦合+下拉偏置拓扑结构。

AC 耦合：必须在所有四个 TMDS 差分对上串联一个 100nF（0.1uF）的电容器。建议使用 0402 或更小的封装，以最大程度地减少寄生效应。
下拉偏置：在电容器（连接器侧）之后，每条 TMDS 信号线必须通过 470Ω 电阻器下拉至 GND。
开关控制：所有 470Ω 电阻的接地端应由一个 NMOS 管收集并控制。NMOS 管仅在系统处于工作 (S0) 状态时导通（启用下拉电阻）。

为什么必须使用 470Ω 下拉电阻？
这是 Intel 的标准设计要求。若省略该电阻，将导致信号眼图不达标，并引发兼容性问题。

极性检查

HDMI TMDS 差分对 不支持极性反转。

载板上必须严格执行极性匹配。确保正极 (+) 对应正极 (+)，负极 (-) 对应负极 (-)，如下图所示。

电平转换

计算模块输出的 DDC（I2C）与 HPD 为 3.3V。
HDMI 标准要求 5V 逻辑电平。
禁止直连，载板上必须加入 电平转换电路（NMOS 或专用芯片）。

无 AUX 信号

在 TMDS 模式下运行时，AUX 信号未使用，因此应保持未连接状态。

例如，DDIB 工作在 TMDS 模式时，以下引脚需 NC：

ESD 保护

由于 HDMI 接口经常需要热插拔，因此容易受到静电放电(ESD)的影响。而 TMDS 信号对电容极其敏感，所以必须使用超低电容的 ESD 保护二极管。

布局指南

间距与串扰

走线类型：微带差分对
差分对间距：≥ 5W（W 为线宽）
为保证 HDMI 2.1（4K@60Hz）信号完整性，至少 5W 间距以最小化串扰。
与其他信号（DDC、HPD、电源）之间亦建议 ≥ 5W 间距。

差分对网络长度

以下表格列出了 LattePanda Mu 计算模块的 DDIB、TCP0 和 TCP1 接口的轨道长度。

LattePanda Mu 载板设计指南系列｜ HSIO 通道复用与 PCIe 架构

本节详细说明 LattePanda Mu x86 计算模块的 HSIO 通道复用与 PCIe 架构，涵盖通道功能分配、PCIe 分叉规则、BIOS 配置限制以及 PCIe 时钟（REFCLK / CLKREQ）的绑定与设计注意事项，帮助载板设计者正确规划高速接口。

LattePanda Mu x86 计算模块从 Intel 处理器引出了 全部 9 条可复用 HSIO（High-Speed I/O）通道。这些通道具有高度灵活性，可根据载板设计需求配置为 USB 3.2、SATA 或 PCIe。

HSIO 复用规则

基于 Intel 硬件参考设计¹，各 HSIO 通道支持的功能如下：

HSIO 0 / 1 / 2 / 3：可配置为 USB 3.2 Gen2 或 PCIe Gen3
HSIO 6 / 8 / 9：仅支持 PCIe Gen3
HSIO 10 / 11：可配置为 SATA Gen3 或 PCIe Gen3

PCIe 分叉

在 PCIe 模式下，HSIO 通道支持灵活的分叉配置。为便于理解，9 条 HSIO 通道被分为三组：

HSIO 0 ~ 3

1×4 模式：合并为一个完整的 PCIe x4 链路
2×2 模式：分成两个独立的 PCIe x2 链路（HSIO 0+1 为一个链路，HSIO 2+3 为另一个链路）。
1×2 + 2×1 模式：分为一个 PCIe x2 链路和两个 PCIe x1 链路。

方案一：HSIO 0+1（x2）+ HSIO 2（x1）+ HSIO 3（x1）

方案二：HSIO 0（x1）+ HSIO 1（x1）+ HSIO 2+3（x2）

4×1 模式：拆分为四个独立的 PCIe x1

HSIO 8 ~ 11

1×4 模式：组合成一个完整的 PCIe x4 链路。
2×2 模式：分成两个独立的 PCIe x2 链路（HSIO 8+9 为一个链路，HSIO 10+11 为另一个链路）。
1×2 + 2×1 模式：分为一个 PCIe x2 链路和两个 PCIe x1 链路。

方案一：HSIO 8+9（x2）+ HSIO 10（x1）+ HSIO 11（x1）

方案二：HSIO 8（x1）+ HSIO 9（x1）+ HSIO 10+11（x2）

4×1 模式：分成四个独立的 PCIe x1 链路。
HSIO 6
x1 模式： 此通道仅支持作为单个独立的 PCIe x1 通道运行，不能与其他通道聚合。

混合配置

上述分叉规则适用于 整组通道全部用于 PCIe 的情况，但也支持 混合功能配置：

规则：配置为 USB 3.2 或 SATA 的通道将从 PCIe 通道池中移除。剩余通道仍可根据分组逻辑形成有效的 PCIe 链路。

例如： 如果 HSIO 0 和 1 设置为 USB 3.2，则剩余的 HSIO 2 和 3 仍可配置为 1x2 模式（一个 PCIe x2）或 2x1 模式（两个 PCIe x1）。

排他性与限制

HSIO 通道复用是互斥的 ，不支持运行时协议自适应。

固定功能： 一旦在 BIOS 固件中将通道配置为特定功能（例如 USB 3.2），它就固定用于该目的，不能自动切换到其他功能，例如 PCIe。

组依赖性： 在同一 PCIe 组内混合功能（例如，HSIO 0 ~ 3）会破坏 PCIe 链路聚合。

示例

理想场景（全部 PCIe）： 如果所有 4 条通道都专用于 PCIe，则可以聚合形成高速 PCIe x4 链路。
冲突场景（混合用途）： 如果将 HSIO 0 配置为 USB 3.2 端口，则 HSIO 0 将从 PCIe 通道池中移除。剩余通道（HSIO 1、2、3）将无法再形成 x4 链路。
结果： HSIO 2 和 3 仍然可以聚合形成一个 PCIe x2 链路，而 HSIO 1 被迫作为独立的 PCIe x1 链路运行（或者，所有三个都可以配置为独立的 x1 链路）。

应用配置变更

HSIO 通道分配和 PCIe 链路配置是静态的 。它们无法通过 BIOS 设置菜单进行配置，也不支持自动协商或运行时切换。

要应用更改，您必须按照以下步骤操作：

1.自定义 BIOS 固件以定义新的配置。

2.将更新后的固件重新刷写到 LattePanda Mu 模块（或载板上的闪存芯片）中。

3.然后重启 LattePanda 模块以使更改生效。

示例：(任何 HSIO 或 PCIe 通道拆分配置更改都需要定制 BIOS 固件。以下列出了一些常见示例。)

将 HSIO 2 配置为 USB 3.2，或将 HSIO 3 配置为 USB 3.2。
配置 HSIO 2 和 HSIO 3 聚合到 PCIe x2
在 HSIO 8–HSIO 11 上将 PCIe x4 拆分为两个 PCIe x2 或四个 PCIe x1。

PCIe 时钟分配与扩展

LattePanda Mu 提供 5 路独立 PCIe REFCLK（参考时钟）。如果您的载板设计需要连接超过 5 个 PCIe 设备，则必须使用 PCIe 时钟扇出缓冲芯片来扩展时钟信号。

警告: 请勿尝试直接将单个时钟信号并行传输至多个设备。这样做会导致信号完整性问题，并最终导致设备识别失败。

CLKREQ 映射与控制

LattePanda Mu 计算模块仅公开两个 PCIe CLKREQ（时钟请求）引脚： CLKREQ3 和 CLKREQ4 。

这些引脚严格控制特定的参考时钟输出：

固定映射： CLKREQ3 仅控制 REFCLK3 ， CLKREQ4 仅控制 REFCLK4 ，二者一一对应。此映射关系不可更改。（例如，CLKREQ3 不能配置为控制其他时钟）
控制逻辑： 当 PCIe 设备将 CLKREQ 引脚拉低时，相应的 REFCLK 输出被启用。如果该引脚恢复为高电平，时钟输出停止。

在默认 BIOS 配置下，对于缺少专用 CLKREQ 引脚的 REFCLK 输出：

REFCLK 0 和 2： 当系统检测到相应 PCIe 通道上有设备时，时钟输出将自动启用。时钟与通道的映射关系如下表所示。
REFCLK 1： 无论设备是否存在，时钟输出始终启用。

时钟与 HSIO 通道绑定关系

BIOS 默认定义了 PCIe 时钟输出 (REFCLK) 和 PCIe 数据通道 (HSIO) 之间的特定绑定。

REFCLK1 为强制输出，不绑定任何 HSIO。

要修改时钟到通道的映射关系，需要定制的 BIOS 固件。无法通过 BIOS 设置菜单进行更改。

使用默认的 BIOS 固件，但更改载板上的此配对（例如，将 REFCLK 0 路由到 HSIO 8 上的设备）将阻止 PCIe 设备接收正确的时钟信号，从而导致枚举失败。

原因如下：

根据上表，REFCLK 2 和 HSIO 8 在默认 BIOS 固件中绑定在一起。这意味着当系统检测到 HSIO 8 上的 PCIe 设备时，它会自动启用通过 REFCLK 2 的时钟输出。
然而，在这种硬件设计中，HSIO 8 上的设备通过物理连接接收来自 REFCLK 0 的时钟信号。由于系统逻辑期望 HSIO 8 与 REFCLK 2 协同工作，因此不会激活 REFCLK 0 的输出。结果，PCIe 设备收不到时钟信号（因为 REFCLK 0 保持静默），枚举失败。

如果出现这种情况，您可以尝试在 BIOS 菜单中将相应的 REFCLK 设置为强制输出。大多数情况下，设备随后就能被正常识别。

例如，将 REFCLK0 设置为强制输出。